sundance (./556) :
ok on recapitule

un fpga
un pic

mais au faites peut on prevoir la gestion de sdram par le fpga mais accessible aussi par le pic ?

car dans ce cas la on peut economiser le cout de la sram en la remplacant par de la sdram.(2 fois moins chere au mini.

quand au fpga son cout est a etudier de prèt .....

Oui complètement : Un bus local entre le fpga et le pic. Le fpga fonctionne comme un contrôleur de sdram (avec d'autres fonctions a coté...) et le tour est joué.
Coté PIC32 on utilise le "Parallel Master Port" et en avant.
Petit défaut coté pic : il n'y a pas d'entrée WAIT/READY sur le module "Parallel Master Port". Donc apparemment ce n'est pas possible de mettre en attente le PIC pour attendre la réponse du contrôleur SDRAM (selon la situation cette attente peut varier). Il faudra donc passer par un système de mémoire paginée -> envois du commande au fpga pour charger 1Ko de la sdram (en burst) vers la ram interne du fpga et lecture directe (sans wait state) dans cette dernière. De toute façon vu le nombre d'adresse disponible avec cette interface (A0-A14), on sera obligé d'utiliser une telle astuce pour accéder a 1Mo de mémoire (plus maintenant vu qu'on utilise de la sdram).