pipeline ou pas ? - Page 1

j voudrais savoir si la Ti89/92 a un pipeline et si y en a un il est de combien d'etage !!!
car g appriq que:
move.w #15,d0
move.w #0,d1
add.w #10,d0
add.w #10,d1
etais plus rapide que
move.w #15,d0
add.w #10,d0
move.w #0,d1
add.w #10,d1


ou alors A68k ou gcc le fais tout seul ?

1) Le 68000 n'a pas de pipeline
2) Tes codes doivent normalement s'éxécuter à la meme vitesse, est-tu sur detes mesures? De toutes manière, un pipeline ne pourrait pas changer la vitesse d'éxecution dans ce cas de figure (il n'y a pas d'adresses à recalculer entre deux instruction, ni de tests dont il faudrait attendre le résultat par exemple)...

1) il en a un - voir la doc sur le 68EC00 - sur celui de la TI
2) c'est vrai.

1. Il y en a un. Il est tellement negligeable que personne n'en tient compte. Faut le chercher pour le trouver quoi.
2. ils doivent s'executer a la meme vitesse. Es-tu sur de tes mesures ?

d'apres mais cours d'architecture des ordinateur le pipeline a tois etage ca fais (en simplifiant)

lecture -> decode -> execute ->lecture ----> decode -->execute etc
---------> lecture --> decode --> execute -> lecture --> decode etc
----------------------> lecture --> decode --> execute -->lecture etc
1cycle --->2cycle --> 3cyce ----> 4 cycle ---> 5cycle --> 6cycle

c vrais ici c pas top comme exemple mais admetons que l'on ai:
move.l #10,-(a7) ; c lent
sub.l #3,(a7)
sub #10,d0
1er execute (move.l #10,-(a7) perne telement de temps que en fait le 1er execute du 2eme(sub.l #3,(a7)) etage soit en train de ce faire or la resource a7 n'est pas disponible qu'on l' UAL (~CPU) ne fait rien et attend que a7 soit libre alors que si on intercale sub.w #10,d0 entre les 2 il y a pas de temps mort ....

je c pas si g etais clair mais bon....

si vous voulez l URL ou g trouver ca .... demander

donc pas de pipeline oki merci

FluF a écrit :
d'apres mais cours d'architecture des ordinateur le pipeline a tois etage ca fais (en simplifiant)

lecture -> decode -> execute ->lecture ----> decode -->execute etc
---------> lecture --> decode --> execute -> lecture --> decode etc
----------------------> lecture --> decode --> execute -->lecture etc
1cycle --->2cycle --> 3cyce ----> 4 cycle ---> 5cycle --> 6cycle

c vrais ici c pas top comme exemple mais admetons que l'on ai:
move.l #10,-(a7) ; c lent
sub.l #3,(a7)
sub #10,d0
1er execute (move.l #10,-(a7) perne telement de temps que en fait le 1er execute du 2eme(sub.l #3,(a7)) etage soit en train de ce faire or la resource a7 n'est pas disponible qu'on l' UAL (~CPU) ne fait rien et attend que a7 soit libre alors que si on intercale sub.w #10,d0 entre les 2 il y a pas de temps mort ....

je c pas si g etais clair mais bon....

si vous voulez l URL ou g trouver ca .... demander
donc pas de pipeline oki merci

J'ai dit regarde dans la doc du 68EC000, c'est indiqué et un peu expliqué. Ce n'est qu'un pipeline à un étage qui n'est actif que pour les branchements.
Et en gros ce que tu as dit doit être juste.

on la trouve ou cette doc ?

Sur le site de motorola. Et ce que tu decris , c ést pour le 68020 et superieur

a ok !
merci

FluF>Le pipeline du 68000 ne fait que précharger l'instruction...