Hmm... si je voulais rendre un logiciel sensible à la latence du cache L3, je pense qu'une des façons de m'y prendre serait d'utiliser un working set trop gros par rapport aux caches de niveau inférieur. Peut-être aussi certains types d'anti-patterns d'accès mémoire cross-core.
D'autres idées ?

Des commentateurs relèvent que c'est bête de faire ça maintenant, pile au moment où selon les rumeurs, les Intel Alder Lake S vont sortir.