Je sais pas ya un truc qui me choque dans cette documentation et architecture, pourquoi diable interfacer la SNES a un 65C02, qui controlle le lecteur de CD, et ajouter un CPU risc qui ne peux passer qu'a travers le 65C02??? Et pourquoi 4Mbit (512Ko) utilisable que par le 65C02 et 8Mbit (1Mo) partage entre le 65C02 et ce CPU RISC? (sachant en plus qu'un 65(C)02 ne peux addresser que 64Ko sans pagination...
Et que dire de la "ROM" cote que SNES (bon ca) et de la PSRAM utilisable que par la SNES.. o_O
En plus pourquoi distinguer "DRAM" et "PSRAM" ? en plus le terme de Pseudo SRAM pour 1993 me choque un peu.. En plus PSRAM qui peux discuter aussi sur le bus B ?!
Le SA-1 par exemple d'interface completement entre la ROM et le CPU de la SNES, donc quitte a avoir un chip "intelligent" pourquoi ne pas avoir choisis cette solution? Pourquoi pas directemetn le CPU RISC sur le bus A? Voir carrement deux si ils voulaient vraiment un truc "bi cpu" Non franchement il y a des points que je trouve étrange..
